独自I/Fの制御コマンドに従って、信号発生器、ADCの受信制御、他を行い 受信データ及びテレメトリ情報を出力する機能を持つFPGAの開発。 ADC…I/F：JESD204B　サンプリングレート：3[Gsps] ≪担当作業≫ ・FPGA設計、検証仕様設計、機能検証、ドキュメント作成及びDRの実施。 　言　語：Verilog、SystemVerilog 　ツール：Vivado、ModelSim

・FPGA設計経験 ・Vivadoでの設計経験 ・Verilogでの設計経験 ・独力で論理設計が行える

- 元請け直 - 長期案件

・取引先とは派遣契約となりますので、PE-BANK契約社員として契約いたします。 ・掲載の金額は給与の月収となります。 ・派遣契約の為、社会保険加入、有給休暇有りとなります。 ・通勤交通費は支給いたします。